| 【中文题名】 | 兼容MCS-96系列指令记的CPU核的设计 |
| 【英文题名】 | Design of a CPU Core Compatible with MCS-96 |
| 【学科专业】 | 微电子学与固体电子学 |
| 【论文级别】 | 硕士论文 |
| 【投稿时间】 | 2007-11-19 |
| 【中关键词】 | 单片机,中央处理单元CPU,寄存器算术逻辑单元,指令步长计数器,中断控制器, |
| 【英关键词】 | MCU,CPU,Register Arithmetic Logic Unit,Instruction Step Counter,Interruption Controller, |
| 【分类导航】 | 工业技术>自动化技术、计算机技术>计算技术、计算机技术>电子数字计算机（不连续作用电子计算机）>运算器和控制器(CPU)> |
| 【论文摘要】 |
随着科学技术的发展,嵌入式单片机正在发挥着越来越重要的作用,对嵌入式单片机的设计也一直是电子工程师所关注的焦点。为了解决工业领域对单片机的需求,提高单片机各方面的性能,本文对一款能够兼容MCS-96系列单片机指令集的CPU核进行了分析和设计。
MCS-96系列单片机是Intel公司推出的CHMOS的单片机,它的指令集具有使用灵活、易于编程等优点。本文所设计的CPU核能够对其指令集中54条指令共计111个操作码实现兼容,并预留出了其余指令的扩展空间。
设计的CPU核分为数据通路和控制通路两部分,主要由寄存器堆、寄存器算术逻辑单元、控制单元和中断控制器四个单元组成,并且在指令的执行过程中采用了流水线技术。
寄存器堆主要是由Memory Compiler综合生成的SRAM阵列。
寄存器算术逻辑单元是主要的数据处理单元。在它的设计过程中采用了资源共享的策略,同时对运算单元的逻辑进行化简,并使用了超前进位链的扩展算法,从而减小了硬件电路的面积。
控制单元控制着CPU核各部分的工作节拍。因为指令长度和执行时间不同,引入了指令长度计数器和指令步长计数器,对指令的执行过程进行... |
| 【论文题纲】 |
|
摘要 |
4-5 |
|
Abstract |
5-9 |
|
第1章 绪论 |
9-19 |
|
1.1 课题研究的背景和意义 |
9-10 |
|
1.2 单片机概述 |
10-11 |
|
1.2.1 单片机简介 |
10 |
|
1.2.2 单片机和嵌入式系统 |
10-11 |
|
1.3 单片机的相关技术 |
11-14 |
|
1.3.1 单片机的基本组成 |
11-12 |
|
1.3.2 单片机的特点和应用 |
12-13 |
|
1.3.3 单片机体系结构发展 |
13-14 |
|
1.4 单片机的发展 |
14-16 |
|
1.4.1 单片机的发展历史 |
14-15 |
|
1.4.2 单片机的发展趋势 |
15-16 |
|
1.4.3 常用单片机介绍 |
16 |
|
1.5 MCS-96 嵌入式单片机 |
16-18 |
|
1.6 论文内容及结构安排 |
18-19 |
|
第2章 CPU核的分析与设计 |
19-25 |
|
2.1 设计目标 |
19 |
|
2.2 指令集简介 |
19-20 |
|
2.3 端口信息和时序关系 |
20-21 |
|
2.4 CPU核的结构设计 |
21-23 |
|
2.4.1 CPU核的顶层划分 |
21-22 |
|
2.4.2 CPU核的结构 |
22-23 |
|
2.5 流水线的应用 |
23-24 |
|
2.6 本章小结 |
24-25 |
|
第3章 各部分的详细设计 |
25-51 |
|
3.1 寄存器堆的设计 |
25-30 |
|
3.1.1 地址产生单元的设计 |
25-27 |
|
3.1.2 寄存器阵列的设计 |
27-29 |
|
3.1.3 数据的转换 |
29-30 |
|
3.2 RALU的设计 |
30-45 |
|
3.2.1 RALU中寄存器的设计 |
30-38 |
|
3.2.2 运算单元的设计 |
38-45 |
|
3.3 控制单元的设计 |
45-50 |
|
3.3.1 指令长度计数器 |
45-46 |
|
3.3.2 指令步长计数器 |
46-47 |
|
3.3.3 中断的处理 |
47 |
|
3.3.4 乘法操作的实现 |
47-50 |
|
3.4 本章小结 |
50-51 |
|
第4章 中断控制器的设计 |
51-57 |
|
4.1 中断处理概述 |
51 |
|
4.2 中断控制器的结构 |
51-52 |
|
4.3 中断控制器各部分的设计 |
52-56 |
|
4.3.1 中断检测 |
52-54 |
|
4.3.2 中断处理优先级判定 |
54 |
|
4.3.3 中断申请的产生 |
54-55 |
|
4.3.4 中断处理结束 |
55-56 |
|
4.4 本章小结 |
56-57 |
|
第5章 仿真验证与综合 |
57-68 |
|
5.1 仿真验证 |
57-64 |
|
5.1.1 验证平台的建立 |
57-58 |
|
5.1.2 仿真验证过程及结果 |
58-64 |
|
5.2 CPU核的综合 |
64-67 |
|
5.2.1 综合的过程 |
65 |
|
5.2.2 综合的约束 |
65-66 |
|
5.2.3 CPU核综合的结果 |
66-67 |
|
5.3 本章小结 |
67-68 |
|
结论 |
68-69 |
|
参考文献 |
69-72 |
|
附录 |
72-74 |
|
攻读学位期间发表的学术论文 |
74-77 |
|
致谢 |
77 |
|
| 【DOI】 | LunWen.ID:2.2008.364694 |
